文 | 半导体产业纵横
2.5D 封装正成为支撑 AI 芯片高性能需求的核心技术之一。
SK 海力士准备去美国建设一个先进封装产线，计划投入 38.7 亿美元，建设一个 2.5D 封装量产线。到 2028 年下半年，正式投入运营。同时，台积电也正在对现有的 8 英寸和 12 英寸晶圆厂进行重大升级改造，把主要生产 90 纳米及以上制程的芯片的工厂，重点升级安装支持芯片封装（CoWoS）和芯片封装（CoPoS）技术的先进封装生产线。
这些动作反映出一个趋势：半导体制造已进入"晶圆代工 2.0 "时代，制造、封装与测试的深度整合成为新的竞争焦点。
01 2.5D 封装，有多重要？
随着人工智能技术快速发展，先进封装已超越制程工艺成为半导体行业最热门领域。Yole 集团数据显示，全球先进封装市场到 2030 年达到约 800 亿美元，将以 9.4% 的年复合增长率持续增长。
这一演变并非一蹴而就。从 1950 年代的点对点封装（>0.5mm I/O 间距），到 1970 年代的周边穿孔封装（
那么，什么是 2.5D 封装？
简单来说，2.5D 封装是一种通过硅中介层（Silicon Interposer）或嵌入式桥接技术（如英特尔的 EMIB）将多个芯片水平连接起来的技术。与传统的 2D 封装相比，它允许在单一封装内集成更多功能单元，比如 CPU、GPU、内存（HBM）和 I/O 模块；而与复杂的 3D 堆叠相比，它又避免了过高的制造难度和热管理挑战。这种"不上不下的中间状态"恰恰为 AI 芯片提供了完美的平衡。
AI 芯片的一个显著特点是需要高带宽和低延迟的芯片间通信。例如，训练一个深度学习模型时，GPU 需要与高带宽存储器（HBM）快速交换数据，而传统的封装技术往往受限于互连带宽和功耗。2.5D 封装通过在芯片间引入高密度互连通道，显著提升了数据传输效率，同时保持了相对简单的制造流程。这使得它特别适合 AI 加速器和数据中心处理器等高性能应用。
目前用于整合 AI Chiplets ( 例如 GPU 以及存储 ) 的主要先进封装技术，有两种。一种是硅中介层方案，如台积电的 CoWoS，先将芯片通过 Chip on Wafer（CoW）工艺连接至硅晶圆，再与基板整合；另一种是 RDL 中介层方案，如 FOCoS（Fan Out Chip-on-Substrate），将芯片置于 RDL 介面上进行整合。
若 RDL Interposer 上内埋有桥接结构（Bridge），则称为 FOCoS-Bridge 或 FO-Bridge 封装。例如 AMD MI250，就是将 GPU 跟 HBM 整合在 RDL Interposer 上面，利用内埋的桥接结构提供较细的线路来连接 GPU 跟 HBM。
台积电的 CoWoS 严格来说也属于 2.5D 先进封装技术，由 CoW 和 oS 组合而来：先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。英特尔在 2.5D 上有多个方案：EMIB 2.5D、Foveros-S 2.5D、Foveros-B 2.5D。
当前，HBM4 是使用 2.5D 封装的典型代表，诸如 AMD、NVIDIA 等企业已推出多款基于 2.5D 硅中介层的产品。
展望未来，行业的发展路径正在逐渐清晰。IMEC 认为，互连层级与系统分区是 3D 集成的核心逻辑。2D 互连依赖平面布线与垂直过孔，而 3D 互连通过硅通孔（TSV）、微凸点、铜 - 铜直接键合等技术，实现芯片堆叠与中介层集成，形成从晶体管到封装基板的完整互连体系。
未来行业主要有两大发展方向：2.5D 芯粒集成通过标准化总线接口实现独立芯片互连；3D-SOC 则通过协同设计，将片上互连网络延伸至 3D 空间，大幅提升互连密度。
2.5D 封装的关键在于中介层。
台积电 CoWoS 技术的硅中介层尺寸从 2016 年的 1.5 倍光刻版尺寸（约 1287mm ²）演进至当前的 3.3 倍（约 2831 mm ²），可支持 8 个 HBM3 堆叠，并计划 2026 年扩展至 5.5 倍尺寸（4719mm ²）以兼容 12 个 HBM4 堆叠。
随着 HBM 接口带宽提升，中介层的复杂度也在增加。目前典型中介层最多有四层金属，但已有产品采用多达十层的设计。联电先进封装总监指出："在 HBM4 之后，就需要八到九层金属层。"层数增加会推高成本，同时带来机械强度与翘曲控制的挑战。日月光高级总监曹立宏表示："为了缩短互连路径并提高信号完整性，中介层厚度不断减小，但需在厚度与机械稳定性之间取得平衡。"
当前绝大多数中介层为无源结构，仅提供互连功能。但由于硅中介层由半导体材料制成，未来有望集成晶体管，发展为有源中介层，用于电源管理、I/O 或光器件集成，尤其适用于 AI 和高性能计算场景。
据 semiengineering 分析，为了避免高昂的成本，目前业内有两种方式：一种方法是寻找比硅更便宜的材料。有机中介层在材料和制造成本方面都更低，因为它是在面板上而非晶圆上制造的。硅需要背面研磨来暴露硅通孔（TSV），而有机中介层则无需这些工艺步骤。另一种方式是，使用硅桥接器代替硅中介层。每个桥接器的尺寸都小得多，从而可以提高良率。一个桥接器（或多个桥接器）的成本将远低于一个硅中介层的成本。
国内这边，2025 年 10 月份，盛合晶微科创板 IPO 申请已获受理。公司是中国大陆最早实现 12 英寸 Bumping 量产的企业之一，也是首家提供 14nm 先进制程 Bumping 服务的企业，具备 2.5D/3D IC 超高密度微凸块的大规模量产能力。
在基于 TSV 硅中介层的 2.5D 集成方面，盛合晶微是国内最早量产、规模最大的企业之一。据灼识咨询统计，其 2024 年在中国大陆 2.5D 封装市场的收入份额约为 85%，技术能力与全球领先企业不存在代差。
长电科技推出XDFOI 高密度扇出型封装平台，具备 2.5D 封装能力，可支持 4nm 节点 Chiplet 产品封装。该平台通过多层 RDL 布线和微凸点技术，实现芯片间的高密度互连，应用于移动终端、边缘 AI 等领域，技术指标达到国际先进水平。
通富微电在 2.5D/3D 封装领域取得突破，与 AMD 等客户合作，实现大尺寸 FCBGA 和 2.5D 封装量产。其 TSV 工艺成本较海外低 40%，并通过联合开发 HBM 技术，提升封装集成能力，支持高性能计算、GPU 等应用场景。
华天科技布局 2.5D 封装技术，12 英寸晶圆级 TSV 产线聚焦 CIS、MEMS 等应用，良率达到 85%。通过优化工艺流程和材料选择，提升封装性能和可靠性，逐步缩小与国际先进水平的差距。
02 3D 封装是下一步
2.5D 只是过渡阶段，3D 封装才是下一目标，最大的好处是把连线距离大大缩短了。3D 封装是通过垂直堆叠实现芯片立体集成，核心技术包括硅通孔（TSV）和混合键合（Hybrid Bonding）。
TSV 技术通过贯穿硅片的垂直导电通道连接堆叠芯片，如三星 X-Cube 技术基于 TSV 实现 SRAM 与逻辑芯片的 3D 堆叠，缩短信号路径以提升速度和能效。混合键合技术（如台积电 SoIC 的 Cu-Cu 键合）则通过金属直接键合消除微凸点间隙，实现 10 μ m 以下互连间距，带宽密度可达 1TB/s/mm ²，较传统微凸点提升 10 倍。
为支持这一转型，ASML 已经向客户交付第一台专为先进封装应用开发的光刻机" TWINSCAN XT:260 "，可用于 3D 芯片、Chiplets 芯粒的制造与封装。
XT:260 的目标是解决芯片封装日益增长的复杂性，满足全行业向 3D 集成、芯粒架构的转型，尤其是更大曝光面积、更高吞吐量的要求。采用波长为 365 纳米的 i 线光刻技术 ( i-line lithography ) ，分辨率约为 400 纳米，NA ( 孔径数值 ) 0.35，生产速度高达每小时 270 块晶圆，是现有先进封装光刻机的足足 4 倍。
此外，泛林集团也在去年 9 月宣布，已开发出用于先进半导体封装的新型沉积设备" Vector Teos 3D "。该新产品是面向人工智能（AI）和高性能计算（HPC）芯片制造的设备，其主要特点在于能够应对"异质集成"（即连接不同半导体）和三维（3D）垂直堆叠过程中出现的各类技术难题。
03 结语
除了自建先进封装产能的 SK 海力士，越来越多的企业抓住机会，都在加快扩产先进封装。
日月光 2025 年 9 月宣布，将 K18B 厂房的新建工程发包给福华工程股份有限公司，此举旨在应对未来先进封装产能的扩充需求。11 月又表示，子公司日月光半导体董事会通过两项重大不动产与扩厂决议，准备扩产以应对 AI 带动芯片应用强劲增长及客户对先进封装测试产能的迫切需求。
全球第二大 OSAT 企业 Amkor（安靠）在 2025 年 8 月宣布，对其在美国亚利桑那州皮奥里亚市的先进封测设施项目进行重大调整。新厂选址仍在皮奥里亚市，但占地面积从原先的 56 英亩扩大至 104 英亩，几乎翻倍。
长电科技保持全年 85 亿元资本支出计划，重点投向先进封装的技术突破，以及汽车电子、功率半导体、能源市场等需求增长最快的领域；华天科技在去年完成了 ePoP/PoPt 高密度存储器及应用于智能座舱与自动驾驶的车规级 FCBGA 封装技术，2.5D/3D 封装产线完成通线。
全球产能的密集落地，印证了先进封装已从制造环节跃升为半导体竞争的核心赛道，关键在于谁更快抢占先机。
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